CAKUPAN VERIFIKASI TESTBENCH DALAM MENDETEKSI KERUSAKAN HUBUNG SINGKAT DI RANGKAIAN TERPADU KOMPARATOR

Abstract

Dalam penelitian ini, testbench diajukan untuk mendeteksi kerusakan hubung singkat ke suplai tegangan dan ke ground yang terjadi di dalam rangkaian terpadu komparator dengan cakupan pendeteksian/ coverage di setiap titik rangkaian penyusun dalam rangkaian terpadu tersebut. Testbench tersusun dari beberapa komponen, yaitu: transaction object, generator, interface, driver, monitor, scoreboard, environment, test, dan testbench top. DUT (Design Under Test) atau desain yang akan diuji yaitu rangkaian terpadu komparator. Desain testbench dan DUT dirancang menggunakan Bahasa SystemVerilog dan diverifikasi menggunkan simulator Questasim 2021.1. Hasil verifikasi menunjukkan bahwa kerusakan hubung singkat yang terjadi di dalam DUT dapat dideteksi dengan keterangan error dan disertai dengan coverage 94.44%